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Modulverantwortliche/r: Klaus Helmreich
Lehrende:
Klaus Helmreich, Jürgen Frickel, []
Startsemester: |
WS 2012/2013 | Dauer: |
2 Semester | Turnus: |
jährlich (WS) |
Präsenzzeit: |
Std. | Eigenstudium: |
Std. | Sprache: |
Deutsch |
Lehrveranstaltungen:
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Modellierung und Simulation von Schaltungen und Systemen (WS 2012/2013)
(Vorlesung, 2 SWS, Klaus Helmreich, Mi, 12:15 - 13:45, 0.151-115; Cauerstraße 9)
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Hardware-Beschreibungssprache VHDL (WS 2012/2013)
(Vorlesung mit Übung, 2 SWS, Jürgen Frickel, Do, 12:15 - 13:45, S1 LIKE, P1 LIKE; Do, 10:15 - 11:45, P1 LIKE; LIKE, Am Wolfsmantel 33, Tennenlohe (3. OG im FhG-Gebäude); zusätzliche Übungen Do., 10:15-11:45 Uhr nur am 15.11., 29.11., 13.12., 20.12. und 24.01.13.)
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Übung zu Modellierung und Simulation von Schaltungen und Systemen (WS 2012/2013)
(Übung, 2 SWS, Klaus Helmreich, Do, 15:45 - 17:15, 0.157-115; Mi, 14:00 - 15:30, 0.157-115; Übungstermine alternativ, Festlegung beim ersten VL-Termin.)
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Hardware-Beschreibungssprache VHDL (SS 2013 - optional)
(Vorlesung mit Übung, 2 SWS, Jürgen Frickel et al., Do, 8:30 - 10:00, S1 LIKE, P1 LIKE; LIKE, Am Wolfsmantel 33, Tennenlohe (3. OG im FhG-Gebäude); nur bei Bedarf/Überbuchung gelegentliche (ca. 5) Übungen am Do. 10 - 12 Uhr für Teilnehmer mit freiem Time-Slot)
Inhalt:
Hardware-Beschreibungssprache VHDL:
Betreuter Multimedia-Kurs über die Syntax und die Anwendung der Hardware-Beschreibungssprache VHDL
(Very High Speed Integrated Circuit Hardware Description Language) nach dem Sprachstandard IEEE 1076-1987 und 1076-1993
Konzepte und Konstrukte der Sprache VHDL
Beschreibung auf Verhaltensebene und RT-Ebene
Simulation und Synthese auf der Gatterlogik-Ebene
Verwendung professioneller Software-Tools
Vorlesung mit integrierten Übungsbeispielen
Übungs-Betreuung in deutsch oder englisch
Kursmaterial englisch-sprachig
Zielgruppe sind Hörer aller Fachrichtungen, die sich mit dem Entwurf und der Simulation digitaler Systeme und Schaltungen beschäftigen wollen.
Bemerkung:
Hardware-Beschreibungssprache VHDL: Anmeldung über Mein Campus
Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:
- Wirtschaftsingenieurwesen (Bachelor of Science): 4-5. Semester
(Po-Vers. 2009 | Studienrichtung Informations- und Kommunikationssysteme | weiterer Bachelorprüfungen | Ingenieurwissenschaftlicher Bereich | Wahlbereich | 1.-2. Ingenieurwissenschaftliches Wahlpflichtmodul | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
Dieses Modul ist daneben auch in den Studienfächern "Wirtschaftsingenieurwesen (Master of Science)" verwendbar. Details
Studien-/Prüfungsleistungen:
Modellierung und Simulation von Schaltungen und Systemen (Prüfungsnummer: 39121)
- Prüfungsleistung, Klausur, Dauer (in Minuten): 90, benotet
- Anteil an der Berechnung der Modulnote: 50.0 %
- Erstablegung: WS 2012/2013, 1. Wdh.: SS 2013, 2. Wdh.: keine Wiederholung
1. Prüfer: | Klaus Helmreich |
Hardware-Beschreibungssprache VHDL (Prüfungsnummer: 67501)
- Prüfungsleistung, Klausur, Dauer (in Minuten): 90, benotet
- Anteil an der Berechnung der Modulnote: 50.0 %
- Erstablegung: WS 2012/2013, 1. Wdh.: SS 2013, 2. Wdh.: WS 2013/2014
1. Prüfer: | Albert Heuberger |
- Termin: 22.07.2013, 08:00 Uhr, Ort: H 10 TechF
Termin: 10.02.2014, 10:30 Uhr, Ort: K 1 TechF
Termin: 14.07.2014, 08:00 Uhr, Ort: H 10 TechF
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UnivIS ist ein Produkt der Config eG, Buckenhof |
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