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Entwurf Integrierter Schaltungen II (EIS II)5 ECTS
Modulverantwortliche/r: Sebastian M. Sattler Lehrende:
Sebastian M. Sattler
Start semester: |
SS 2012 | Duration: |
1 semester | Cycle: |
jährlich (SS) |
Präsenzzeit: |
60 Std. | Eigenstudium: |
90 Std. | Language: |
Deutsch |
Lectures:
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Entwurf Integrierter Schaltungen II
(Vorlesung, 3 SWS, Sebastian M. Sattler, Tue, 16:15 - 17:45, 0.151-115, (außer Tue 17.4.2012); Thu, 10:15 - 11:45, 0.151-115, (außer Thu 19.4.2012); starting 24.4.2012)
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Übungen zu Entwurf Integrierter Schaltungen II
(Übung, 1 SWS, Gürkan Uygur, Mon, 16:15 - 17:45, H6, (außer Mon 16.4.2012, Mon 23.4.2012); starting 30.4.2012)
Empfohlene Voraussetzungen:
Digitaltechnik oder Technische Informatik I, o.ä.It is recommended to finish the following modules before starting this module:
Digitaltechnik (WS 2011/2012)
Entwurf Integrierter Schaltungen I (WS 2011/2012)
Inhalt:
Die Vorlesung zeigt die wichtigsten Minimierungsalgorithmen und Entwurfshilfsmittel für den automatisierten Entwurf (Synthese) von kombinatorischen Schaltungen (Schaltnetzen) auf.
Es folgen Methoden und Algorithmen beim Entwurf von synchronen sequentiellen Schaltungen (Schaltwerken), z.B. zur Zustandsreduktion, Zustandskodierung und Realisierung von Steuerwerken.
Außerdem werden die Grundlagen zu Laufzeiten und deren Modellierung, zur Entstehung/Vermeidung von Hasardfehlern, und der Zusammenhang zum Entwurf (a-)synchroner Schaltungen vorgestellt.
Zum Thema "Verifikation integrierter Schaltungen" gehören sowohl die Modellierung und Simulation mit Hardware-Beschreibungssprachen, die Simulations-Ebenen wie Logik- und Fehlersimulation, Binäre Entscheidungsdiagramme (BDD) und der Test Integrierter Schaltungen.
Ein weiteres Kapitel behandelt das "Technology Mapping", den Schritt von der Boole'schen Funktion zur Realisierung mit verschiedenen Technologien wie Standardzellen-ASICs oder programmierbaren Bausteinen (FPGAs).
Einführung und Grundlagen des IC-Entwurfs
Algorithmen zur Minimierung kombinatorischer Schaltungen
Algorithmen zur Minimierung synchroner sequentieller Schaltungen (FSM)
Laufzeiten in ICs, Hasards, Synchrone/Asynchrone Schaltwerke
Logik- und Fehlersimulation
IC Modellierung, Simulation und Synthese (mit der Sprache VHDL)
Binäre Entscheidungsdiagramme (BDDs)
Technology Mapping für ASICs und FPGAs
Test Integrierter Schaltungen, Testfreundlicher Entwurf
Lernziele und Kompetenzen:
Die Studierenden
wenden Kenntnisse über den automatisierten Entwurf digitaler Schaltungen und Systeme an
verstehen verschiedene Verfahren zum automatisierten Entwurf von Schaltnetzen und Schaltwerken kennen
sind in der Lage, den Entwurfsfluss von der Spezifikation bis zum Test von digitalen Schaltungen zu entwickeln
Literatur:
Lipp H. M.: Grundlagen der Digitaltechnik. München: Oldenbourg 1995
Geiger R. L.; Allen P. E.; Strader N. R.:
VLSI Design Techniques for Analog and Digital Circuits. McGraw-Hill,
1996, ISBN: 0-07-100728-8
McCluskey, Edward J.: Logic design principles. Prentice-Hall, 1986,
ISBN: 0-13-539784-7
Weitere Informationen:
Keywords: Entwurf Mikroelektronik Integrierte Schaltung IC Transistor CMOS Schaltnetze Schaltwerke Steuerwerk Automat Simulation Test
www: http://www.lzs.eei.uni-erlangen.de/Lehrangebot/EIS%20II
Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan: Das Modul ist im Kontext der folgenden Studienfächer/Vertiefungsrichtungen verwendbar:
- Informations- und Kommunikationstechnik (Master of Science)
(Po-Vers. 2010 | Schwerpunkt Eingebettete Systeme | Wahlpflichtmodule | Wahlpflichtmodul aus EEI im Schwerpunkt Eingebettete Systeme)
- Informations- und Kommunikationstechnik (Master of Science)
(Po-Vers. 2010 | Schwerpunkt Realisierung von Informations- und Kommunikationssystemen | Wahlpflichtmodule | Wahlpflichtmodul aus EEI im Schwerpunkt Realisierung von Informations- und Kommunikationssystemen)
Studien-/Prüfungsleistungen:
(Prüfungsnummer: 61902)
- Prüfungsleistung, Klausur, Dauer (in Minuten): 90, benotet
- Anteil an der Berechnung der Modulnote: 100.0 %
- Erstablegung: SS 2012, 1. Wdh.: WS 2012/2013, 2. Wdh.: SS 2013
1. Prüfer: | Sebastian M. Sattler |
- Termin: 23.07.2013, 10:00 Uhr, Ort: SR 01.030
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