Praktikum für systematischen Entwurf programmierbarer Logikbausteine (PR PLD)
- Dozent/in
- Dr.-Ing. Alexander Kölpin, Akad. Rat
- Angaben
- Praktikum
3 SWS, Schein, ECTS-Studium, ECTS-Credits: 2,5, Sprache Deutsch
Zeit und Ort: Blockveranstaltung 19.8.2013 9:00 - 23.8.2013 17:00, EL 4.13; Bemerkung zu Zeit und Ort: 1-wöchiges Blockpraktikum
- Studienfächer / Studienrichtungen
- WPF EEI-BA-AET 5-6
WPF EEI-BA-INT 5-6
WPF EEI-BA-MIK 5-6
WPF EEI-MA-AET 1-4
WPF EEI-MA-INT 1-4
WPF EEI-MA-MIK 1-4
WPF ME-MA-P 1-4
WPF WING-BA-IKS-ING-P 4-6
WPF WING-MA 1-4
WPF IuK-BA-S 4-7
- Voraussetzungen / Organisatorisches
- Vorkenntnisse: Grundlagen digitaler Schaltungen
- Inhalt
- Schaltungen: 7-Segment-Decoder, Multiplexer, Zähler
Eingabe: Fuse-map, VHDL, Zustandsdiagramm, Schaltplan, Bibliothek
Bausteine: PLDs, FPGAs
Versuchsinhalte: Schaltnetze, Multiplex-Anzeige, Stoppuhr
In System Programming (isp)
- Empfohlene Literatur
- Tietze/Schenk: Halbleiter-Schaltungstechnik, Springer Verlag
- ECTS-Informationen:
- Title:
- Practical Course for Systematic Design with Programmable Logic Devices (PLD)
- Credits: 2,5
- Prerequisites
- Basics in digital circuits and logic
- Contents
- Circuits: 7 segment display, multiplexer, counter
Input: fuse map, VHDL, state diagram, schematic, library
Devices: PLDs, FPGAs
Chapters: combinatorial circuits, sequential circuits, multiplexing display, stop watch
In system programming (ISP)
- Literature
- Tietze/Schenk: Halbleiter-Schaltungstechnik, Springer Verlag
- Zusätzliche Informationen
- Schlagwörter: Digitale Schaltungen, Schaltnetze, Schaltwerke, PLD, FPGA, VHDL, Altera, Simulation
Erwartete Teilnehmerzahl: 20, Maximale Teilnehmerzahl: 20
Für diese Lehrveranstaltung ist eine Anmeldung erforderlich. Die Anmeldung erfolgt von Montag, 11.3.2013 bis Freitag, 16.8.2013 über: mein Campus.
- Verwendung in folgenden UnivIS-Modulen
- Startsemester SS 2013:
- Praktikum für systematischen Entwurf programmierbarer Logikbausteine (PR PLD)
- Institution: Lehrstuhl für Technische Elektronik
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