CPU Entwurf mit VHDL (Schwerpunkt VHDL) (CPUV)5 ECTS
(englische Bezeichnung: CPU Design with VHDL (Focus VHDL))
(Prüfungsordnungsmodul: Vertiefungsmodul Rechnerarchitektur)

Lectures:

• • CPU Entwurf mit VHDL
    (Vorlesung, 4 SWS, Marc Reichenbach, Wed, 14:15 - 15:45, 07.150; Fri, 12:15 - 13:45, 07.150)
  • Übungen zu CPU Entwurf mit VHDL
    (Übung, 2 SWS, Marc Reichenbach et al., Mon, 10:15 - 11:45, 02.153)

Inhalt:

Vorlesung:

• Hardware-Entwurf in VHDL

• Hardware-Design-Flow (Synthese für ASIC und FPGA)

• Simulation

• Synthesefähige VHDL-Beschreibungen

• Grundschaltungen der Rechnerarchitektur in VHDL (für ASIC und FPGA)

• Hardware-Debugging

• Einführung in Verifikations-Techniken
  

Übung:

• Vertiefung der theoretischen Inhalte der Vorlesung

• schrittweiser Entwurf eines einfachen Prozessors

• Implementierung und Test auf FPGA-Board

Lernziele und Kompetenzen:

Die Studierenden

• erwerben fundierte Kenntnisse im Architektur-Aufbau mit Hilfe der Hardware-Berschreibungssprache VHDL

• erlernen den Umgang mit aktuellen Entwicklungs- und Simulationsumgebungen

• erlernen wichtige VHDL-Entwurfs-Prinzipien für die Realisierung synthesefähiger Schaltungen für ASICs und FPGAs

• erhalten eine Einführung in praxisrelevante Verifikationstechniken

• vertiefen und erproben in den Übungen die theoretisch behandelten Inhalte der Vorlesung anhand praktischer Beispiele

Literatur:

• Lehrbuch: VHDL-Synthese, Reichardt

• Lehrbuch: The Designer's Guide to VHDL, Ashenden

Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:

1. Mathematik (Bachelor of Science)
   (Po-Vers. 2015w | Bachelorprüfung | Nebenfach Informatik | Vertiefungsmodule | Vertiefungsmodul Rechnerarchitektur)

Studien-/Prüfungsleistungen:

CPU-Design (Prüfungsnummer: 743544)

Untertitel: Schwerpunkt VHDL

Prüfungsleistung, mündliche Prüfung, Dauer (in Minuten): 30, benotet

Anteil an der Berechnung der Modulnote: 100.0 %

Erstablegung: SS 2015, 1. Wdh.: WS 2015/2016

1. Prüfer:

Dietmar Fey