Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL (Prüfungsordnungsmodul)5.0 ECTS
(englische Bezeichnung: Modeling and Simulation of Circuits and Systems / Hardware Description Language VHDL)

Stand der importierten Daten ("mein campus"-Datenabzug): 10.04.2018 08:01

Zuordnung zu Studiengängen, Validierung, Einpassung in die Musterstudienpläne:

Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:einblenden

1. Wirtschaftsingenieurwesen (Bachelor of Science)
   (Po-Vers. 2007 | TechFak | Wirtschaftsingenieurwesen (Bachelor of Science) | PO-Version 2007 | Bachelorprüfung | 1.-2. Ingenieurwissenschaftliches Wahlpflichtmodul in der Studienrichtung Informations- und Kommunikationssysteme | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
2. Wirtschaftsingenieurwesen (Bachelor of Science)
   (Po-Vers. 2008 | TechFak | Wirtschaftsingenieurwesen (Bachelor of Science) | Studienrichtung Informations- und Kommunikationssysteme | weiterer Bachelorprüfungen | Ingenieurwissenschaftlicher Bereich | Wahlbereich | Ingenieurwissenschaftliche Wahlpflichtmodule | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
3. Wirtschaftsingenieurwesen (Bachelor of Science)
   (Po-Vers. 2009 | TechFak | Wirtschaftsingenieurwesen (Bachelor of Science) | Studienrichtung Informations- und Kommunikationssysteme | weiterer Bachelorprüfungen | Ingenieurwissenschaftlicher Bereich | Wahlbereich | Ingenieurwissenschaftliche Wahlpflichtmodule | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
4. Wirtschaftsingenieurwesen (Master of Science)
   (Po-Vers. 2009 | TechFak | Wirtschaftsingenieurwesen (Master of Science) | Ingenieurwissenschaftliche Studienrichtungen | Studienrichtung Informations- und Kommunikationssysteme | Wahlpflicht- und Vertiefungsmodul Modulgruppe 6 | Wahlpflichtmodul Modulgruppe 6 | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)
5. Wirtschaftsingenieurwesen (Master of Science)
   (Po-Vers. 2009 | TechFak | Wirtschaftsingenieurwesen (Master of Science) | Ingenieurwissenschaftliche Studienrichtungen | Studienrichtung Informations- und Kommunikationssysteme | 2.+3. Wahlpflichtmodul | Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL)

Studien-/Prüfungsleistungen:

Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL (Prüfungsnummer: 39131)
(englische Bezeichnung: Modeling and Simulation of Circuits and Systems / Hardware Description Language VHDL)

Prüfungsleistung, mündliche Prüfung, Dauer: 30 min, Drittelnoten (mit 4,3), 5.0 Leistungspunkte

Anteil an der Berechnung der Modulnote: 100.0 %

pordnr: 97230, pmaxver: 3, pmaxvbe: 1

UnivIS-Module:

UnivIS-Module im kommenden Semester (WS 2018/2019):

• Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL (5 ECTS, Helmreich, K., Frickel, J.)

UnivIS-Module im vergangenen Semester (WS 2017/2018):

• Modellierung und Simulation von Schaltungen und Systemen / Hardware-Beschreibungssprache VHDL (5 ECTS, Helmreich, K., Frickel, J.)