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Digitaler Schaltungsentwurf mit VHDL (VHDL-RA)5 ECTS
Modulverantwortliche/r: Dietmar Fey Lehrende:
Dietmar Fey, Michael Schmidt
Startsemester: |
SS 2012 | Dauer: |
1 Semester |
Präsenzzeit: |
60 Std. | Eigenstudium: |
90 Std. |
Lehrveranstaltungen:
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Digitaler Schaltungsentwurf mit VHDL
(Vorlesung, 2 SWS, Michael Schmidt et al., Mi, 14:15 - 15:45, 07.150)
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Übungen zu Digitaler Schaltungsentwurf mit VHDL
(Übung, 2 SWS, Marc Reichenbach et al., Mo, 14:15 - 15:45, 07.150)
Inhalt:
Vorlesung:
Hardware-Entwurf in VHDL
Hardware-Design-Flow (Synthese für ASIC und FPGA)
Simulation
Synthesefähige VHDL-Beschreibungen
Grundschaltungen der Rechnerarchitektur in VHDL (für ASIC und FPGA)
Hardware-Debugging
Einführung in Verifikations-Techniken
Übung:
Vertiefung der theoretischen Inhalte der Vorlesung
schrittweiser Entwurf eines CORDIC-Prozessors mit Hilfe von aktuellen Entwurfswerkzeugen
Implementierung und Test auf FPGA-Board
Lernziele und Kompetenzen:
Die Studierenden
erwerben fundierte Kenntnisse im Architektur-Aufbau mit Hilfe der Hardware-Berschreibungssprache VHDL
erlernen den Umgang mit aktuellen Entwicklungs- und Simulationsumgebungen
erlernen wichtige VHDL-Entwurfs-Prinzipien für die Realisierung synthesefähiger Schaltungen für ASICs und FPGAs
erhalten eine Einführung in praxisrelevante Verifikationstechniken
vertiefen und erproben in den Übungen die theoretisch behandelten Inhalte der Vorlesung anhand praktischer Beispiele
Literatur:
Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan: Das Modul ist im Kontext der folgenden Studienfächer/Vertiefungsrichtungen verwendbar:
- Informatik (Bachelor of Science)
(Po-Vers. 2009s | Praktika und Wahlpflichtbereich (5. und 6. Semester) | Wahlpflichtmodule | Vertiefungsmodul Rechnerarchitektur)
- Informatik (Bachelor of Science)
(Po-Vers. 2009w | Praktika und Wahlpflichtbereich (5. und 6. Semester) | Wahlpflichtmodule | Vertiefungsmodul Rechnerarchitektur)
- Informatik (Master of Science)
(Po-Vers. 2010 | Wahlpflichtbereich | Säule der systemorientierten Vertiefungsrichtungen | Vertiefungsmodul Rechnerarchitektur)
Studien-/Prüfungsleistungen:
Digitaler Schaltungsentwurf mit VHDL_
- Leistungsschein, benotet
- weitere Erläuterungen:
30-minütige mündliche Prüfung am Semesterende
- Erstablegung: SS 2012, 1. Wdh.: WS 2012/2013
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