Vertiefungsmodul Rechnerarchitektur (Prüfungsordnungsmodul) (englische Bezeichnung: Focus Module: Computer Architecture)
Die Beschreibung eines Prüfungsordnungsmoduls enthält allgemeine
Angaben zur Verwendbarkeit und zu den Rahmenbedingungen für Prüfungen,
so wie sie in den Prüfungsordnungen festgelegt sind. Zusätzlich kann eine allgemeine Modulbeschreibung, die übergreifend
für alle konkreten (UnivIS-)Module gilt, enthalten sein. Die
konkreten Modulbeschreibungen mit Angaben zu den
Lehrveranstaltungen und Prüfungsdetails sind unter den zugeordneten
UnivIS-Modulen zu finden.
Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:
- Informatik (Bachelor of Science)
(Po-Vers. 2009s | Praktika und Wahlpflichtbereich (5. und 6. Semester) | Wahlpflichtmodule | Vertiefungsmodul Rechnerarchitektur)
- Informatik (Bachelor of Science)
(Po-Vers. 2009w | Praktika und Wahlpflichtbereich (5. und 6. Semester) | Wahlpflichtmodule | Vertiefungsmodul Rechnerarchitektur)
Studien-/Prüfungsleistungen:
- Rechnerarchitektur (5 ECTS) (Prüfungsnummer: 37111)
(Vorgaberahmen für konkrete Prüfungen von UnivIS-Modulen)
- Prüfungsleistung, mehrteilige Prüfung, Zehntelnoten, 5 Leistungspunkte
- Rechnerarchitektur (7,5 ECTS) (Prüfungsnummer: 37112)
(Vorgaberahmen für konkrete Prüfungen von UnivIS-Modulen)
- Prüfungsleistung, mehrteilige Prüfung, Zehntelnoten, 7.5 Leistungspunkte
- Rechnerarchitektur (10 ECTS) (Prüfungsnummer: 37113)
(Vorgaberahmen für konkrete Prüfungen von UnivIS-Modulen)
- Prüfungsleistung, mehrteilige Prüfung, Zehntelnoten, 10 Leistungspunkte
UnivIS-Module:UnivIS-Module im aktuellen Semester (WS 2012/2013):- Architectures of Supercomputers / Architekturen von Superrechnern (5 ECTS, Schäfer, A.)
- FPGA-Online Basic Course with VHDL (5 ECTS, Fey, D.)
- Rechnerarchitektur (5 ECTS, Fey, D.)
- Rechnerarchitektur (Vorlesung mit Übung und Rechnerübung) (7.5 ECTS, Fey, D.)
- Virtuelle Maschinen (5 ECTS, Sieh, V.)
- Virtuelle Maschinen (7.5 ECTS, Sieh, V.)
UnivIS-Module im kommenden Semester (SS 2013):- CPU-Design (5 ECTS, Sieh, V.)
- CPU-Design (7.5 ECTS, Sieh, V.)
- Digitaler Schaltungsentwurf mit VHDL (5 ECTS, Reichenbach, M.)
- Einführung digitaler ASIC Entwurf (5 ECTS, Reichenbach, M.)
- Einführung digitaler ASIC Entwurf mit Laborübung (7.5 ECTS, Reichenbach, M.)
- FPGA-Online Basic Course with VHDL (5 ECTS, Reichenbach, M.)
- Programmierung und Architekturen von Cluster-Rechnern (7.5 ECTS, Philippsen, M.)
UnivIS-Module im vergangenen Semester (SS 2012):- CPU-Design (7.5 ECTS, Sieh, V.)
- CPU-Design (5 ECTS, Sieh, V.)
- Digitaler Schaltungsentwurf mit VHDL (5 ECTS, Fey, D.)
- Einführung digitaler ASIC Entwurf (5 ECTS, Reichenbach, M.)
- Einführung digitaler ASIC Entwurf mit Laborübung (7.5 ECTS, Reichenbach, M.)
- FPGA-Online Basic Course with VHDL (5 ECTS, Fey, D.)
- Programmierung und Architekturen von Cluster-Rechnern (7.5 ECTS, Philippsen, M.)
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